文｜半导体产业纵横

12月3日日经报道称，比利时微电子研究中心（IMEC）发表了研究成果和今后的发展计划。IMEC表示，1nm制程2027年就可实用化，更进一步的0.7nm则预计将在2029年后量产。语惊四座，摩尔定律被打了一剂强心针。

近几年来，“摩尔定律已死”的派系不断壮大，而素有“全球半导体产业背后头脑”的IMEC仍坚持维护摩尔定律。该机构一直通过小型化工艺来提高集成度，这个来自比利时的研究机构声称， “摩尔定律”诞生起已经超过了50年。未来，由于新器件结构和新材料的引入、芯片中的晶体管堆叠、芯片堆叠的三维封装等科技的进步，摩尔定律仍将继续。

IMEC的理论基础

新材料与新器件

英特尔将制程理论发展到埃米时代， 2024年继续沿用2nm的叫法，而2025将使用18埃的“Intel 2”叫法，这套完全采用英特尔主观视角的新命名体系——Intel7，Intel4，Intel3，Intel 20 Å，Intel18 Å，成为英特尔回应制程追求数字化与生产延期的平衡之举。

IMEC借鉴了英特尔的想法，符号不代表其物理长度，IMEC将制程演进想法做成了自己的逻辑期间路线图industry timeline。

Industry Timeline。PP表示多晶硅布线间距的实际长度(nm)，MP表示第一金属布线层的间距的实际长度(nm)，Industry Timeline显示各家MP普遍小于PP。来源：IMEC

据相关消息，IMEC已经开始开发工艺和材料，以实现设备小型化到 1 nm 或更小。

晶体堆叠

目前的主流逻辑器件中，晶体管堆叠多使用FinFET结构。而随着制程走向尖精，GAA（Gate-All-Around）纳米片叠层结构已经被公认是下一代堆叠方法，英特尔和台积电已经开始就2nm GAA技术展开研究。三星还宣布从3nm就开始采用GAA纳米片层压结构，力求领先对手一步。

在1nm制程中，IMEC 表示试图通过采用 CFET结构来构建 CMOS。比1 nm (10 Å)更小的节点处，IMEC计划采用“原子通道（Atomic Channel）”，该通道使用厚度为一到几个原子层的二维材料形成通道。

1nm的芯片将使用CFET，1nm以下的芯片将使用原子通道。来源：IMEC

芯片3D封装

通过采用堆叠半导体芯片和晶体的3D安装，可以进一步增加安装的晶体管数量。

3D封装技术演进。来源：IMEC

3D堆叠技术已经被多个大厂都摸索了一遍，2018年4月，美国加州圣塔克拉拉(Santa Clara)第二十四届年度技术研讨会上，台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。

今年6月的Computex大会上，苏姿丰展示了Ryzen 5000系列处理器打造的实验芯片，由AMD和台积电共同打造，使用了最新的3D堆叠技术。在现有的Zen 3架构锐龙5000处理器的CCD上再封进了一个64MB的7nm SRAM，把每个CCD的L3缓存容量从32MB增加到96MB，容量变成原来的三倍。

锐龙5000处理器中的3D垂直缓存架构 。来源：computex

Intel也在3D堆叠上寻找新的机会，2018年英特尔推出其业界首创的3D逻辑芯片封装技术——Foveros，在逻辑芯片上堆叠逻辑芯片。

英特尔Foreros封装技术。来源：英特尔

跟不上技术的市场

IMEC的“1nm之下”只是大厂们比谁“更卷”的一个缩影。

9月20日，英特尔在一次直播中公布公司的战略，并推出了到2025年的修订产品路线图。据其表示，英特尔目标是在2023年向客户提供7nm硬件，然后在2024年向客户提供低于1nm的硬件。未来几年内， 英特尔想要客服克服持续的产品延迟并回到正轨，重夺高地。

英特尔的10nm AlderLake将被更换为 “Intel 7”的工艺节点。根据资料，英特尔的10nm工艺与台积电等公司的7nm工艺相当，而纳米是一个通用单位，因此使用带有公司色彩的一种制程方案无疑透露了英特尔强大的决心。

台积电和三星也没有缺席这场没有硝烟的战斗。2019年开始，三星和台积电这两家全球顶尖的芯片生产代工企业，展开“攻破芯片生产最小纳米数”的竞争。

今年5月，IBM突然发布全球首款2nm芯片，直接攻了代工厂的下路。紧接着，6月2日，在2021年度技术研讨会中，台积电官方披露了2nm的关键指标。8月，台积电又传来新消息，要给2nm使用的生产线Fab20已经获得了中国台湾当地的批准，预计在2023年就能正式开工，并于2024年进入量产阶段。目前，台积电已经量产5nm。

台积电的制程路线图，0.1nm也在其计划内。来源：台积电

三星电子是近几年来与台积电一直对垒的唯一公司。2020年三星、台积电同时实现了5nm，而预计到明年三星、台积电又会同时实现3nm。但目前，业界对三星的制程上缺乏信任，这也反映在了两家的代工份额上，三星只有17% 左右，而台积电超过50%。三星的工艺问题在于三星不管在哪一个工艺节点上，晶体管密度都比台积电的低，比如三星的3nm，业界发现也就和台积电5nm差不多。目前，又有消息传出，高通新发布的骁龙8Gen 1，由三星一家公司代工。有消息称，由于三星的4nm工艺良品率极低，引发了高通对于三星的不满。

晶体密度比较。来源：Digitimes

一方面，各代工厂互卷，但是另一方面，市场也在考察这样的争夺战是不是在浪费资源。

28nm是传统意义上制程的分水岭。根据ICInsights的数据，2021年28nm及以上的成熟工艺，占全球芯片市场的比例还有50％左右，甚至到2024年，28nm及以上的成熟工艺，市场比例还有44％左右。而目前的缺芯潮，以28nm工艺制程最为严重，28nm的芯片近年来变得越来越重要，它是许多物联网设备的主要芯片。

全球制程市场状况。来源：ICInsights

台积电刘德音曾表示，全球28nm芯片是供大于求，而实际情况完全出乎台积电的意料，因此，台积电将南京工厂的28nm芯片产能计划中的4万片/月提到10万/月以上。今年开始，台积电不断提高汽车芯片的产能，直到6月底才满足客户的最低需求，而其中的芯片主要是28nm产能。

另外，今年中芯国际两度扩产28nm芯片产能，英特尔宣布投资200亿美元建设晶圆代工厂，主要生产制造10nm以上制程的芯片。全球几大半导体公司拼命厮杀，都希望自家率先拿下制造工艺布局的制高点。而目前的情况却是需求市场跟不上，试产到量产的飞跃越来越困难。

技术进步始终值得尊重

目前，硅晶圆单位面积能容纳的电晶体数目，已将逼近硅的物理极限。近年科学界积极寻找能取代硅的二维材料，挑战1nm以下的制程。今年5月，中国台湾大学、台积电和麻省理工发现在二维材料上搭配半金属铋物质（Bi）的电极，能大幅降低电阻并提高传输电流，它们认为这将成为突破1nm极限的关键技术。

IMEC在会议上还表示，在2nm工艺中，将使用继7nm、5nm和3nm之后的第四代EUV光刻，而14Å是其延伸。从10Å开始，预计将采用NA（High Numerical Aperture，高数值孔径技术）= 0.55的高NA EUV光刻，而非NA = 0.33的传统 EUV。IMEC 和 ASML共同开发该工艺，2023年将从ASML引入第一个高NA原型。在高NA EUV曝光设备的情况下，IMEC预计2026年才能引入量产线。

现在，业界已经不再唯“Xnm”而论，一方面是因为这个数字越来越不值得信赖，标准各有差异；另一方面，用数字来约束科学将使努力无意义，这是一个半导体界走向理性的信号。